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    • 专利摘要:
    本技術是揭露關於嵌入式DRAM在金屬互連之間積體成型電容器的應用，在某些實施例中，此技術使用濕式蝕刻以完全移除在電容器成型前外露的互連金屬(如銅)，此互連金屬移除可防止高介電係數介電材料的汙染，另一益處在於增加電容器的高度(表面區域)，其容許增加電荷儲存量。在某些實施例中，一積體電路裝置是設置為包括一基材，其具有DRAM位元胞元電路的至少一部分；一互連層，位於基材上並且包括一或更多含金屬互連特徵；以及一電容器至少部分位在互連層中並且占用一含金屬互連特徵被移除的空間，此積體電路裝置可為例如一處理器或一通訊裝置。
    公开号:TW201320309A
    申请号:TW101135617
    申请日:2012-09-27
    公开日:2013-05-16
    发明作者:Nick Lindert；Joseph M Steigerwald；Kanwal Jit Singh
    申请人:Intel Corp；
    IPC主号:H01L28-00
    专利说明:
    於金屬互連體中形成動態隨機存取記憶體電容器之技術
    本發明係有關於於金屬互連體中形成動態隨機存取記憶體電容器之技術。 發明背景
    一動態隨機存取記憶體通常包括一位元胞元的陣列，每一胞元可存取一位元的資訊，一典型的胞元結構由一電容器構成，用以儲存一電荷(如一位元的資訊)及一提供在讀取及寫入操作過程中存取至電容器的存取電晶體，存取電晶體連接於位元線與電容器之間，並且藉由一字組線信號開關(開啟或關閉)，在一讀取操作過程，儲存的一位元的資訊被由胞元透過相關的位元線讀取，在一寫入操作過程，一位元的資訊被由位元線透過電晶體存入胞元，胞元呈動態狀態(因漏損關係)，因此必須周期性的更新。
    嵌入式動態隨機存取記憶體，其電容器與處理器(或其他具有DRAM的功能性電路)結合在相同的晶粒，且被以堆疊結構的方式達成，這樣的堆疊結構通常帶有數個無法被忽視的問題。
    依據本發明之一實施例，係特地提出一種積體電路裝置，包含一基材、一互連層、一電容器。該基材具有一動態隨機存取記憶體位元胞元電路的至少一部分。該互連層位於該基材上並且包括一個或更多含金屬互連特徵。該電容器至少部分位於該互連層且占用含金屬互連特徵被移除的空間
    T‧‧‧存取電晶體
    WL‧‧‧字組線
    1000‧‧‧計算機裝置
    1002‧‧‧主機板
    1004‧‧‧處理器
    1006‧‧‧通訊晶片
    M1、M1'、M2、M2'、M3、M4‧‧‧金屬線
    V0、V0'、V1、V1'、V2、V3‧‧‧穿孔
    圖1示出根據本發明的一個實施例的一堆疊的DRAM裝置在電容器成型之前。
    圖2示出根據本發明的一實施例，圖1的該堆疊的DRAM在電容器打樣之後，即初始的著墊位於金屬著墊上。
    圖3示出根據本發明的一實施例，圖2的該堆疊的DRAM裝置在基於初始的電容器溝渠下方的金屬著墊與穿孔移除後。
    圖4示出根據本發明的一實施例，圖3的該堆疊的DRAM在電容器的底部電極沉積之後。
    圖5示出根據本發明的一實施例，圖4的該堆疊的DRAM裝置在高介電係數介電材以及電容器的頂部電極沉積後。
    圖6示出根據本發明的一實施例，圖5的該堆疊的DRAM裝置在接觸層成型與中間層介電材沉積之後。
    圖7示出根據本發明的一實施例，一堆疊的DRAM裝置設置有數個接觸層及/或堆疊層。
    圖8示出一計算機裝置實施具有一或更多根據本發明的一實施例的記憶體結構。
    將被了解的是，圖式並不必然以比例繪製或企圖限制本發明於特定的圖式結構，例如，部分圖式大致繪製為直線、直角與平滑表面，而一具體態樣的記憶體裝置可能不會有完整直線、直角，且部分特徵亦可能具有不平的表面或非平滑的，端視實際製程的設備與使用的技術而定，總之，圖式僅提供結構的參考範例。 詳細說明
    揭露的技術是關於嵌入式DRAM在金屬互連之間成型電容器的應用，在某些實施例中，此技術使用濕式蝕刻以完全移除在電容器成型前外露的互連金屬(如銅)，此互連金屬的移除可防止金屬汙染電容器的高介電係數介電材，另一益處在於增加電容器的高度(表面積)，其容許增加電荷儲存量，其他不同的優點根據以下的揭露將可被了解。 概述
    如前述，堆疊的DRAM結構通常帶有數個無法被忽視的問題，例如，在電容器位於位元線上方的結構中，堆疊的DRAM電容器在後端互連部分的製程中是成型在電晶體上，典型的，DRAM電容器是在銅的使用(其通常做為互連金屬)前成型，然而，根據本發明的一個實施例，DRAM電容器是在銅金屬互連之後成型在其間，且電容器是成型在與邏輯金屬線相同的層。
    由於此成型的結構，電容器的高介電係數介電材被銅(或其他互連金屬)汙染是值得注意的問題，此污染可被避免的，例如藉由沉積一厚區塊的擴散阻礙層(如鉭或其他適合的阻礙材)做為電容器的底部電極的一部分並且在沉積高介電係數電容材之前。然而，這樣的擴散阻礙技術是隨著長寬比越高而增加其實施的困難度，且也會增加實施的成本，對照而言，本文的技術可被使用以容許一相對廉價且直接的結果，並且也可能提供給電容器更多表面積(以便增加電容量)。
    更細部而言，根據一個實施例，汙染源(例如銅或其他互連金屬)或其它此類的汙染源是藉由移除DRAM的金屬著墊而消除或實質減少，雖然根據本案的揭露，也可使用其他材料移除技術(如濕式蝕刻、乾式蝕刻、熔蝕或此類方式的結合)，在一個特定的實施例中，此移除是透過濕式蝕刻電容器溝渠下方或接近電容器溝渠的著墊材料而達成，此蝕刻可選擇下方的金屬移除，其中一例為銅，結構的其他材料則不受影響，移除金屬的汙染源可減緩擴散阻礙材料做為電容器堆疊的一部分的需求。
    在一特定的實施例中，當電容器成型完成而蝕刻區塊位於一銅著墊上後，著墊與其對應的穿孔銅被選擇性的濕式蝕刻掉，在尾端製程中，濕式蝕刻可選擇性的用於使用的所有材料，其中一實施例包括互連阻礙材(如鉭)、蝕刻停止材(如氮化矽)，與中間層介電材(如二氧化矽)，選擇這樣的蝕刻劑使用，其結果為每一蝕刻的互連結構會有選擇性的互連阻礙層遺留，此互連阻礙層阻擋濕式蝕刻移除被埋藏的金屬線，且做為銅阻礙以起到保護作用，避免銅由埋藏的金屬線擴散至電容器介電材，然而需注意的是，本發明的其他實施例可能並不具有互連阻礙層。
    當著墊銅(或其他對象的互連金屬結構)被充分移除時，電容器的底部電極可被沉積，在一個實施例中，一區塊的原子層沉積可被使用以形成每一胞元的電容器的底部電極，隨後電容器的製程便可照慣例地完成，其可大致包括電容器高介電係數介電材的沉積與頂部電極以及任何需要的金屬接觸及中間層介電材，任何數種其他尾端或收尾的製程可被使用(例如平坦化、鈍化、後續其他層或堆疊的增加等)。
    根據本案揭露將可被了解的是，電容器可跨越既有結構的一或更多金屬層，其每一層大致包括金屬線及/或穿孔，供電連接一層至下一層及/或至不同的電子電路而結合至整個結構。因此，eDRAM電容器可為例如結合於電容器與不同的互連特徵(例如金屬邏輯線及穿孔等)共享相同的層的一處理器(或其他功能電路)的尾端製造程序中，藉由使電容器跨越多層，可達到較大的電容量，一eDRAM胞元的電容量越大，則有較大量的電荷可被該胞元儲存，此較大量的電荷容許在觸發更新之前有較長的電容器損耗周期。
    根據本案揭露更可被了解的是，佈線設計(例如有關電容器與組成該裝置的不同互連結構的距離與密度)在不同的應用之間以及任何既定的裝置的層與層之間可不同，標準的設計布局技術與實務可被使用以有效的利用可取得的晶粒空間，以慣常的方式完成，在此概念中，需注意的是，此處舉出的不同範例的電容器與著墊/穿孔布局僅為範例的結構，其並非以比例繪製，且並不企圖限制在圖示的層及/或組件之間任何必要的空間關係或特定的電連接。其他實施例也可使用具有任何著墊/穿孔結構或其他與電容器的成型相關的汙染源互連結構的DRAM互連佈局。
    濕式蝕刻互連金屬例如銅的典型溶液，是使用酸或沿著晶粒邊緣與外露的表面任意溶解金屬的螯合劑，根據本發明的一個實施例，銅或其他互連金屬藉由濕式蝕刻製程移除，其係使用蝕刻劑、氧化與螫合鈍化劑的結合物，其使用雜原子連接被蝕刻的銅並且形成一有機金屬鈍化層，在更廣義的概念中，任何含有可成型一鈍化聚合體網路媒介的雜原子可被使用於蝕刻製程，在一使用銅做為互連金屬並且具有一位於銅下方的互連阻礙層的特定實施例中，例如，藉由使用電子顯微鏡或穿透式電子顯微鏡取其互連結構的截面，以示出DRAM電容器銅著墊或其他使用的相關結構(在選擇濕式蝕刻製程之前)，其下方的互連阻礙層，特別是此截面將大致示出一電容結構與可能填充於被蝕刻的空間中的介電材。 DRAM互連結構與方法
    圖1至圖6有效的顯示出根據本發明製造一eDRAM基體裝置的製程，首先，基材與不同互連層的製程並未被明顯示出，但根據本文的揭露將可被了解，這樣的製程可例如使用任何傳統或通常的製程技術完成，許多初步的結構將是明顯的，本案提供的技術可被使用於所有此類的結構。
    圖1示出根據本發明的一實施例中，在電容器成型之前的一堆疊DRAM裝置的部分截面側視圖，如圖所示，此實施例的裝置大致包括一基材與一層疊或堆疊的互連結構形成於其上，此裝置可為例如一中央處理單元或任何其他具有在板上的eDRAM的功能電路(例如為特定目的建立的或現場可編輯的積體電路)，根據本文揭露，許多應用將是可見的，需注意的是，位在基材上的電子組件是以示意圖示畫出，以適當簡化說明。
    基材是設置有不同的DRAM胞元組件結合於其中，例如存取電晶體T及字組線WL，更適合的是，此裝置可包括複數位元胞元，每一位元胞元大致包括一儲存電容器，其藉由一由字組線控制開關的存取電晶體與一位元線通訊連接，其餘圖未示的典型DRAM組件與特徵亦可包括於內(列與欄選擇電路、感應電路、能源選擇電路等)。不同程度的整合均可被使用，且本發明並非意圖限定任何特定的胞元結構或整個裝置結構，雖然任何需要的製程技術均可被使用，在某些實施例中，標準的金屬氧化半導體製程是用於成型基材電路，在更廣泛的意義中，基材可被以典型的製程完成，且任何種類的適合的基材型式與材料均可被使用，此基材可例如為塊狀半導體晶圓(如塊狀矽、鍺、砷化鎵或其他III-V族材料)或一絕緣層上結構(如絕緣層上覆矽、絕緣層上覆鍺、絕緣層上覆矽鍺、絕緣層上覆磷化銦等)，基材可為p-type、n-type、中立-type、高或低阻抗、斷切或非斷切等，基材可具有一臨位面，其藉由從一錠塊斷切基材形成，其中基材是斷切於一例如介於2°到8°之間的角度(e.g.,4°斷切矽)，然而需注意的是，基材不需具有任何這樣的特定特徵，DRAM裝置可被利用數種基材完成，基材的厚度可改變，且在某些實施例中，例如，是在100nm與數千nm的範圍內，在某些例子中，基材可在互連結構成型以及例如停止蝕刻、鈍化層、中間層介電材、覆蓋層等保護層的施加後接著變薄或移除(例如藉由背側拋光或其它適合的削薄/移除製程)。
    本實施例包括四層堆疊的互連層位於基材頂部，每一層包括不同的金屬線(M1、M1'、M2、M2'、M3、M4)以及對應的穿孔(V0、V0'、V1、V1'、V2、V3)成型於一中間層介電材中，如前述說明，需注意圖示所繪並非意圖限定任何特定特徵的空間或密度，反而，此圖示只是簡單的示例，且任何其他佈線設計均可由本發明的一個實施例中獲得，一DRAM電容器成型於電容器溝渠並且位於互連特徵下方空間基於電容器所在的位置，每一層均藉由一蝕刻停止層而有效的與鄰近的層隔離或區隔，此外，本實施例的每一金屬線與穿孔均設置有一阻礙層，需注意M3'/V2'與M4'/V3'將會處在的位置並不蝕刻且可被用於接下來即將討論的胞元電容器，其他實施例可包括較少或更多此類的層。
    如可見於截面側視圖中的，本範例結構的每一金屬線與通道被成型為一雙波紋狀結構成型於一對應的介電層，其他實施例可應用其他互連結構(例如單波紋或其他互連金屬可預備的適合的金屬互連通道)，雙波紋溝渠可成型於介電層，例如，使用標準平版印刷術包括通道與溝渠成型以及藉由拋光、清潔等其他慣常作業接著蝕刻製程，呈型與蝕刻製程可被透過例如使用濕式及/或乾式蝕刻技術完成，溝渠與通道的尺寸可基於應用而不同，在一個實施例中，上溝渠開口約10nm至100nm(例如20至50nm)，而下穿孔開口約為5nm至50nm(例如10至25nm)，而整個結構具有一長寬比範圍約為10：1至1.25：1(例如5：1)，然而，將可被了解的是，波紋溝渠的尺寸與長寬比可隨不同實施例而變化，且本發明的範圍並不意圖限制於任何特定的尺寸範圍，或任何特定的溝渠結構，在更廣義的概念中，需注意波紋溝渠或其他金屬互連通道通常具有一截面外型，除了頂壁與底壁以外，其示出溝渠/通道的側壁，在這樣的一個實施例中，溝渠/通道可包括只在經度(直立)平面的側壁，但其他實施例可包括在任何經度(直立)平面與緯度(水平)平面的結合，及/或呈角度的平面(任何介於水平與直立平面的平面)的側壁，例如，圖1所示的雙波紋溝渠具有位於直立與水平平面兩者的側壁(其為除了溝渠的頂壁與底壁以外)，相關的金屬線(或著墊)較下方的通道為寬，任何其他金屬互連溝渠/通道結構可被使用，其至少溝渠/通道的外型的一壁示出相交平面，在另一實施例中，金屬互連通道截面示出一外型具有一第一橫向寬度與一小於第一橫向寬度的第二橫向寬度，而在另一實施例中，金屬互連通道的截面示出一外型具有由頂部至底部實質相同的水平寬度。
    介電層可包括任何普遍用於積體電路應用的傳統介電材質，例如氧化物(如二氧化矽、含碳氧化物)、氮化矽或有機聚合物(如八氟環丁烷或聚四氟乙烯)、氟硅酸鉀玻璃與有機矽(如矽倍半氧烷、矽氧烷或有機硅酸鹽)，介電材可為低介電或高介電係數，取決於需要的絕緣程度，且可包括氣孔或其他縫隙以更減少其介電係數，雖然每一層只有示出一個或兩個溝渠/通道結構，介電層可包括任何數量的此類結構，介電層的厚度可有變化，在某些實施例中是在50nm至5000nm的範圍，在某些實施例中，一個介電層可具有一厚度而鄰近的介電層可具有另一厚度，同時，在某些實施例中，每一介電層為相同的介電材，但在其他實施例中，至少部分介電層為不同的介電材，數個介電層結構與尺寸對照本文的揭露是明顯的，且本發明的範圍也並不意圖侷限於任何特定的結構及尺寸，根據本發明的揭露可了解的是，在某些例子中，介電層可具有相同金屬材質的金屬互連結構成型於其中，而在其他的例子中，至少部分介電層可包括不同的互連金屬材質，其互連金屬材質層層之間及/或在相同的層中不同。
    圖1更示出位於每一穿孔/溝渠凹穴的一阻礙層的沉積，根據本發明的一個實施例，阻礙層可為例如鉭、氮化鉭、鈦、氮化鈦或其利用化學氣相沉積或原子層沉積或其他適合的沉積技術形成的結合，以提供連續且成型的阻礙層，阻礙層的厚度可改變，且在某些實施例中，其厚度範圍為1nm至10nm(例如3nm至6nm)，更廣義而言，任何足以避免互連層或基礎材料擴散進入介電層的阻礙層厚度均可使用，在其他實施例中，例如在互連金屬將不會擴散入或不利的影響介電層的情況下，不使用阻礙層。
    關於互連結構，任何的不同變化均可被實施，例如，在某些實施例中，一線體可接著被以化學氣相沉積或原子層沉積方式(或其他適合的沉積技術)沉積於阻礙層上，且可為例如釕、鈷、鎳或其他基礎層的參雜物不會與其形成合金或起反應的材料，在某些這樣的實施例中，線體是利用原子層沉積方式沉積以提供一連續且成型的線體層，其範圍在1nm至5nm(例如2至3nm)，在這樣的範例中，相較於傳統的物理氣相沉積製程，線體可用以提供一相對薄的連續且成型的層，且具有較高的惰性而因此限制阻礙層下方的氧化，在某些這樣的範例中，一能與線體相容(非形成合金、非起反應)的參雜物可被設置以與基礎層形成合金，並且容許參雜物分離於一位於基礎層頂部的蝕刻停止(或其他保護層)介面，需注意阻礙與線體層可以相同的工具在沒有空氣切斷的情況下沉積，更需注意的是，在其他實施例中，可不具有一阻礙層，其阻礙功能可結合於互連結構的其他部位，例如在線體中或基礎層本身，例如若一銅-錳合金於基礎層，則阻礙層將可減少，此係由於銅-錳合金層可有效的提供阻礙功能。
    圖2示出根據本發明的一個實施例中，圖1的堆疊的DRAM在電容成型即初始著墊於金屬著墊後，此初始的電容溝渠可被成型於一個或更多介電層，例如，使用標準平版印刷，包括溝渠成型與接下來藉由任何需要的拋光、清潔等的蝕刻製程，蝕刻製程可利用例如可將蝕刻停止與介電材移除的濕式及/或乾式蝕刻技術完成，可被了解的是，初始電容器溝渠的尺寸與長寬比可基於例如需要的電容量等因素變化，通常，需求的電容量越大，則需要較深及/或寬的溝渠，溝渠可為錐狀(如圖所示)或否，溝渠的形狀通常取決於採用的蝕刻種類，在一特定的範例中，溝渠的錐狀呈上溝渠開口約20nm至150nm(如50至100nm)而下溝渠尺寸約10nm至100nm(如20至50nm)，而溝渠具有長寬比範圍約為20：1至1：1(例如10：1)，針對初始電容器溝渠，本發明的權利範圍並不企圖限制於任何特定的尺寸範圍或特定形狀結構。
    圖3示出根據本發明的一實施例，即圖2堆疊的DRAM裝置在初始電容器溝渠下方的金屬著墊與穿孔移除之後，如前述，一用於形成如著墊、線體與通道的典型互連金屬為銅，然而，若有需要，任何其他適合的互連金屬或合金也可被使用，針對例如銅的互連金屬的濕式蝕刻，典型的溶液係使用酸或螯合劑，其沿著晶粒邊緣與外露表面任意的溶解金屬，根據本發明的一個實施例，銅或其他互連金屬藉由使用適合的蝕刻劑以濕式蝕刻製程洽當的僅移除互連金屬材料，但並不移除介電材或蝕刻停止材料，在某些這樣的實施例中，一氧化物可用於與蝕刻劑結合，以加強或簡化金屬蝕刻製程，然而，在其他實施例中，銅或其他互連金屬可藉由使用蝕刻劑、氧化物與螫合鈍化劑的結合並以濕式蝕刻製程移除，該結合物利用雜原子連接被蝕刻的銅並且有效的形成一金屬有機鈍化層，此鈍化層僅為反應機制的一立即或短暫結果，當蝕刻進行時，該層會被洗進溶液中，其有效的減緩或抑制蝕刻率，而足以使蝕刻均一化並且使銅溶解於溶液中。
    在某些這樣的實施例中，蝕刻劑可為例如一、二或三羧酸或其衍生物，檸檬酸是一特定的適合的蝕刻劑的例子，用以選擇性的移除銅，一可選擇的氧化劑例如雙氧水或其他氧化劑可被用以氧化銅，其使蝕刻劑較易於移除銅，例如，基於選擇的蝕刻劑與反應狀況，沒有氧化物的金屬銅的蝕刻率，是量級程度的慢於有氧化物的狀況，在某些特定的範例中，基於溫度與氧化周期的持續時間的狀況，氧化物可氧化銅至+1並接著至+2的氧化狀態。
    一可選擇的螫合鈍化劑(或抗化劑)，例如1,2,3-苯并三唑，如前述，可用於利用雜原子連接任何被取代的殘留的銅，並且接著成型金屬有機鈍化層，在更廣義的概念中，任何含有雜原子於其中且可成型鈍化聚合網絡的媒介均可被使用，在這樣的一個範例中，是使用1,2,3-苯并三唑連接銅並處於+2氧化狀態，但取決於選用何種抗化劑，且根據本文中可被了解的是，其甚至可連接在+1的氧化狀態並且避免或減緩進一步氧化至+2氧化狀態，短暫或立即的聚合層由重複的銅抗化劑複合物的單元成型，需注意的是，一位於阻礙層下方的銅-抗化劑鈍化層是不被希望的，且根據某些實施例，例如氧化物、鉭阻礙的出現將形同成型一相當不活潑(例如銅-抗化劑鈍化層將不連接或黏合至氧)的氧化保護層，雖然本質上短暫，這樣的一立即的有機金屬鈍化層將取決於例如抗化劑的合成比例、被溶解的銅量(或其他互連金屬)以及蝕刻溫度，在一特定的範例中，在蝕刻過程中，溶解的金屬有機鈍化層具有1nm至15nm的厚度範圍。
    根據一實施例，在操作上，一溶液由蝕刻劑、氧化劑、抗化劑與溶劑(如水、碳酸丙烯酯、二氯甲烷、醇醚類等，或其結合可作為溶劑使用)形成，將可被了解的是，混合的順序取決於不同成分的相容性，例如，混合的順序非常依賴於選擇的何種蝕刻劑、氧化劑與抗化劑組合，以及誰將提供由晶圓的中央至邊緣最大且一致的蝕刻率，例如，1,2,3-苯并三唑的抗化劑通常為固態型式並且若直接僅與氧化劑混合，並不會溶解(或分解)，因此，在一特定的範例中，檸檬酸蝕刻劑是首先稀釋於水溶劑(此避免沉澱)，接著1,2,3-苯并三唑加入至稀釋的溶液中，接著加入過氧化氫，在某些這樣的實施例中，溶液可被預備於20至30度(如24+/-2度)並且含有低於50ppm的抗化劑、0.01%至1.0%(如0.075體積百分比)體積百分比的氧化劑、3%至20%體積百分比的蝕刻劑(如5體積百分比)，以及30%至95%體積百分比的溶劑，此形成的溶液或混合液可於晶圓旋轉時噴灑或施加於晶圓上，例如，在50至1000RPM(如400RPM)，當晶圓旋轉時，噴灑的溶液溶解銅，使銅以離子的形式溶解於溶液中，旋轉的速度可透過控制液體於晶圓上的速度以影響蝕刻率，大致而言，速度越慢，蝕刻率越慢，旋轉的蝕刻時間可變化，且在某些實施例中，其範圍為60至600秒，端視需被移除的銅的含量(或其他互連金屬)而定。
    圖4示圖3的堆疊DRAM在電容器的底部電極沉積之後，圖5示出圖4根據本發明的一個實施例的堆疊DRAM裝置在高介電係數介電材與電容器的頂部電極沉積後，雖然根據本發明的實施例，任何適合的導電-絕緣結構均可被使用，在某些實施例中，電容器結構大致包括一金屬-隔離-金屬電容結構。
    電容器的隔離件通常為高介電係數介電材(當縮小電容器的面積時以減少電容損耗)，但更廣義而言，任何適於應用的介電材均可使用(包括例如氧化矽及氮化矽的介電材)，高介電係數閘介電材料包括例如氧化鉿、矽氧化鉿、氧化鑭、鋁氧化鑭、氧化鋯、矽氧化鋯、氧化鉭、氧化鈦、鈦酸鍶鋇、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、lead scandium tantalum oxide(PST)、lead zinc niobate，在某些實施例中，額外的製程可被實施於高介電係數介電層上，例如一鍛煉製程以改善高介電係數材料的品質。
    頂部與底部電極可例如以任何適合的金屬或含矽層形成，在某些實施例中，頂部及/或底部電極可包括鋁、碳、鉻、鈷、鉿、銥、鉬、鈮、鉑、釕、多晶矽材、鉭、鈦、鎢、釩、鋯及其結合及/或其氮化物、氧化物(例如氧化銥、氧化釕、碳化鉭、碳化鉭鋁、氮化鉭、氮化鉭鋁、碳化鈦、氮化鈦、氮化鈦鋁及氮化鎢等等)，此外，根據某些實施例，需注意頂部及底部電極其中一個或兩者可為層壓結構或由複數層形成(具有相同或不同材質)，再注意的是，底部電極的材料及/或結構可與頂部電極的材料及/或結構不同，將可被了解的是，根據本發明的一個實施例，任何傳統或普遍的電極結構均可被使用。
    頂部電極與底部電極以及介電材料層可使用例如原子層沉積或其它可提供符合或覆蓋電容器溝渠牆壁至需求的厚度的層的適合的沉積製程成型，在一些特定的實施例中，電容器的每一電極與介電層可介於大約5埃至200埃之間的厚度(例如20埃至50埃)，通常，電容器層的厚度應足以電氣隔離電容器的底部電極與頂部電極，以容許需要的電容效應。
    圖6示出根據本發明的一個實施例的圖5的堆疊的DRAM裝置在接觸成型且中間層介電質沉積後的狀態，接觸金屬與介電層可透過利用例如傳統或普遍的製程完成，其可包括平版印刷(例如遮罩/成型等)、化學沉積、原子層沉積以及化學機械平坦化或拋光，將可被了解的是，實際的接觸層可被實施為數個布局結構對應例如接觸層之間的間隔並且將接觸層連接至目標的金屬線下方或沉積，總之，此布局將取決於特定的應用以及所需要的裝置結構，在一範例中，電容器接觸層可接地，而位元線接觸層可設置於M4層的表面，在其他的實施例中，接觸層可設置於不同層。
    接觸層可為例如與互連線及穿孔相同材質，雖然可以了解的是其可不需要為相同材質，在一特定的實施例中，每一接觸層與互連線、著墊與穿孔均設置有銅，其他適合的互連金屬也可被使用(例如鋁、金、銀、鈦、鎢或其結合)，總之，任何提供所需要的導電性的含金屬材料(無論天然材質或合金)均可被使用做為接觸層。
    圖7示出一堆疊的DRAM裝置設置有複數接觸及/或堆疊層，根據本發明的實施例，如圖所示，任何數量的堆疊層均可被使用，電容器可被實施於任何一層或更多層，再者，需注意的是，電容器可被設置於位在互連堆疊的中間的一層或更多層，以致於額外的互連層可被設置於電容器層的上方及/或下方，不同的其他層，如接觸層、擴散阻礙層及/或鈍化層可被依需求、特定的積體電路布局設計而設置。 範例系統
    圖8示出根據本發明的一個實施例的計算機裝置1000，可見的是，計算機裝置1000包覆一主機板1002，主機板1002包括複數組件，包括一處理器1004以及至少一通訊晶片1006，但不以此為限，每一者可為物理或電連接至主機板1002，或一體結合於主機板1002，將可被了解的是，主機板1002可例如為任何印刷電路板，無論母板或一子板設置在母板上，或僅有裝置的板等。基於其應用，計算機裝置1000可包括一或更多其他或許有或沒有物理及電連接於主機板1002的組件，所謂其他的組件可能包括例如揮發性記憶體(如DRAM)、非揮發性記憶體(如ROM)、圖像處理器、數位信號處理器、密碼處理器、晶片、天線、顯示器、觸控顯示器、觸控顯示器控制器、電池、音訊編碼器、影像編碼器、電源放大器、全球定位系統裝置、指南針、加速度計、迴轉儀、音響、相機與一主要儲存裝置(如硬碟、光碟、DVD等等)，但並不以此為限，任何包括於計算機裝置1000中的組件可包括一個或多個本文所述的記憶體結構，在某些實施例中，多種功能可一體結合於一個或更多晶片(例如需注意通訊晶片1006可為部分或一體結合於處理器1004中)。
    通訊晶片具備無線通訊以傳輸資料至計算機裝置1000或由計算機裝置1000將資料傳出，此處「無線」及其衍生意義可被用於描述電路、裝置、系統、方法、技術、通訊頻道等等，其可透過控制的電磁輻射藉由非固態媒介傳輸資料，此用語並非指相關的裝置並不包含電線，雖然在某些實施例中確實沒有電線。通訊晶片1006可為任何無線標準或協定，包括Wi-Fi(IEEE 802.11家用)、WiMAX(IEEE 802.16家用)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽及其衍生物，以及任何其他被指定為3G、4G、5G及之後的無線協定，但並不以此為限。計算機裝置1000可包括複數通訊晶片1006，例如一第一通訊晶片1006可設定為短距離無線通訊如Wi-Fi和藍芽，而一第二通訊晶片1006可設定為長距離無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
    計算機裝置1000的處理器1004包括一積體電路晶粒封裝於處理器1004中，在本發明的某些實施例中，處理器1004的積體電路晶粒包括一在板上的非揮發及/或揮發性記憶體或快速緩衝貯存區，及/或通訊連接於具有本文所述的一個或更多記憶體結構的外接記憶體。所謂處理器可視為任何裝置或裝置的一部分，其處理例如來自於記錄器及/或記憶體的電子資料，以轉換該電子資料為其他可被儲存於記錄器及/或記憶體的電子資料。
    通訊晶片1006也可包括一封裝於通訊晶片1006中的積體電路晶粒，根據某些這樣的實施例，此通訊晶片的積體電路晶粒包括一個或更多具有一個或更多本文所描述的記憶體結構的裝置，根據本文將可被了解的是，多種標準的無線功能可一體直接結合於處理器1004中(任何晶片1006的功能均一體結合於處理器1004中，而非具有分離的通訊晶片)，再需注意的是，處理器1004可為一晶片組具有這樣的無線功能，總之，任何數量的處理器1004及/或通訊晶片1006均可被使用，同時，任何一個晶片或晶片組可具有多重功能結合於其中。
    在不同的實施中，計算機裝置1000可為一膝上型電腦、小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理、超級行動電腦、手機、桌上型電腦、伺服器、數位相機、印表機、掃描機、螢幕、機上盒、娛樂控制單元、可攜式音樂播放器或數位攝影機，在更進一步的實施態樣中，裝置1000可為任何其他處理資料或應用內嵌DRAM的電子裝置。
    根據本文的揭露，數個實施例將是清楚的，且此處所揭露的特徵可結合於任何結構，本發明的其中一實施例提供一積體電路裝置，此裝置包括一基材，其具有一動態隨機存取記憶體位元胞元電路的至少一部分、一位於基材上並且包括一或更多含金屬互連特徵的互連層，以及一至少部分位於互連層中並且占用一含金屬互連特徵被移除所形成的空間的電容器，在這樣的一個實施例，由一含金屬互連特徵被移除所形成的空間包括一擴散阻礙層(如鉭或其他適合的擴散阻礙材料)，電容器的至少一部分形成於其上，在另一個實施例中，互連層為堆疊的數個互連層中的一個，且該堆疊的兩或更多層包括一或更多含金屬互連特徵，其電連接該層至該堆疊的其他層，在另一實施例中，該電容器至少部分位於該堆疊的兩或更多連續層，在另一實施例中，由一含金屬互連特徵被移除所形成的空間為至少部分位於該堆疊的兩或更多連續層的底部，在另一實施例中，互連層更包括一或更多含金屬互連特徵存在於內的介電材，在另一個實施例中，電容器是設置為金屬-絕緣-金屬電容器，在另一個實施例中，電容器包含一電連接至DRAM位元胞元電路的電晶體的底部電極、一介電層以及一頂部電極，在另一個實施例中，介電層包含一高介電係數介電材(例如具有介電係數高於二氧化矽)，在另一實施例中，DRAM位元胞元電路包含複數DRAM位元胞元，每一位元胞元具有一存取電晶體與一電容器，電容器至少部分占用由一含金屬互連特徵被移除所形成的空間，在另一個實施例中，該至少一含金屬互連特徵包含一金屬著墊、一金屬線、一穿孔或其結合(例如雙鑲嵌溝渠結構)，在另一個實施例中，含金屬互連特徵包含銅(或其他適合的互連金屬)，在另一個實施例中，裝置為一處理器，在另一個實施例中，裝置為一通訊裝置或一計算機裝置。
    本發明的另一實施例提供一積體電路裝置，在本實施例中其包括一基材具有一DRAM位元胞元電路的至少一部分、一堆疊的互連層位於基材上，以及一電容器，其至少部分位於該堆疊的一或更多層並且占用一雙鑲嵌溝渠，每一互連層包括一介電材，兩或更多互連層包括一或更多含銅互連特徵，其電連接該層至該堆疊的其他層，電容器包含一電連接至DRAM位元胞元電路的電晶體的底部電極、一介電層及一頂部電極，在一個實施例中，雙鑲嵌溝渠包括一擴散阻礙層，電容器的至少部分形成於其上，在另一實施例中，DRAM位元胞元電路包含複數DRAM位元胞元，每一胞元具有一存取電晶體與一電容器，電容器至少部分占用來自一鑲嵌溝渠的空間，在另一個實施例中，至少一含金屬互連特徵包含一金屬著墊、一金屬線、一穿孔及/或其結合，例如，某些含金屬互連特徵可為單一鑲嵌溝渠結構(例如一銅著墊或僅有一穿孔)，而部分含金屬互連特徵可為雙鑲嵌溝渠結構(例如一銅著墊及一穿孔)。
    本發明的另一實施例提供一系統，其包括一處理器積體電路與至少一通訊積體電路及/或一顯示器，處理器積體電路包括一基材具有一DRAM位元胞元電路的至少一部分、一互連層位於基材並且包括一或更多含金屬互連特徵，以及一電容器至少部分位於互連層並且占用來自於一含金屬互連特徵被移除的空間，在這樣的一的實施例，由含金屬互連特徵被移除形成的空間包括一擴散阻礙層，電容器的至少部分形成於其上，在另一個實施例中，互連層為呈堆疊狀態的多個互連層的其中一個，且該堆疊的兩或更多層包括一或更多含金屬互連特徵電連接該層至該堆疊的其他層，在另一實施例中，電容器至少部分位於該堆疊的兩或更多連續層，在另一實施例中，電容器包含一電連接於DRAM位元胞元電路的電晶體的底部電極、一介電層與一頂部電極，在另一實施例中，DRAM位元胞元電路包含複數DRAM位元胞元，每一胞元具有一存取電晶體與至少部分占用一含金屬互連特徵被移除的空間的電容器。
    本發明的另一實施例提供一積體電路裝置，在本實施例中，該裝置包括一基材具有一DRAM位元胞元電路的至少一部分，該裝置更包括一互連層位於該基材上並且包括一或更多含金屬互連特徵，每一含金屬互連特徵藉由一擴散阻礙與互連層的介電材分離，該裝置更包括一電容器，其至少部分位於互連層並且包含一底部電極、一介電材與一頂部電極，其中底部電極至少部分位於該互連層的一擴散阻礙層，在一個實施例中，擴散阻礙層包含鉭，在另一實施例中，互連層為呈堆疊的數個互連層的其中一個，且該堆疊的兩或更多層包括一或更多含金屬互連特徵電連接該層至該堆疊的其他層，電容器至少部分位於該堆疊的兩或更多連續層，在另一實施例中，底部電極電連接至DRAM位元胞元電路的一電晶體，該裝置為一處理器(例如中央處理單元、微處理器或設有eDRAM的計算機裝置)或通訊裝置。
    本發明的另一實施例提供一積體電路裝置，在本實施例中，該裝置包括一基材具有一DRAM位元胞元電路的至少一部分、一互連層位於該基材上並且包括一或更多含金屬互連特徵位於一互連通道，以及一電容器至少部分位於金屬互連通道，在一個這樣的實施例中，電容器至少部分位於除了金屬互連通道以外的一電容器溝渠，在另一個實施例中，電容器包含一底部電極、一介電層與一頂部電極，其中底部電極至少部分位於金屬互連通道的一阻礙擴散層，根據本文可被了解的是，電容溝渠有別於金屬互連通道，亦即電容器溝渠是特別針對電容器提供而非金屬互連特徵，對照之下，一金屬互連通道可針對一或更多金屬互連特徵提供，因此，根據某些這樣的實施例，電容器占用由含金屬互連特徵被移除的空間。
    前述本發明的實施例已透過圖式與說明表示出，其並不企圖窮盡或限制本發明於前述揭露的型式，根據本文，許多修改與變化均是可能的，本發明的權利範圍並不被受限於詳細說明，而是申請專利範圍。
    M1、M1'、M2、M2'、M3、M4‧‧‧金屬線
    V0、V0'、V1、V1'、V2、V3‧‧‧穿孔
    T‧‧‧存取電晶體
    WL‧‧‧字組線
    权利要求:
    Claims (32)
    [1] 一種積體電路裝置，包含：一基材，具有一動態隨機存取記憶體(DRAM)位元胞元電路的至少一部分；一互連層，位於該基材上並且包括一個或更多含金屬互連特徵；以及一電容器，至少部分位於該互連層中且占用含金屬互連特徵被移除的空間。
    [2] 根據申請專利範圍第1項所述的裝置，其中，該含金屬互連特徵被移除的空間包括至少部分該電容器成型於其上的一擴散阻礙層。
    [3] 根據申請專利範圍第2項所述的裝置，其中該擴散阻礙層包含鉭。
    [4] 根據申請專利範圍前述任一項所述的裝置，其中該互連層為一堆疊的複數互連層的其中一者，且該堆疊的兩或更多層包括一或更多電性連接該層至該堆疊的其他層的含金屬互連特徵。
    [5] 根據申請專利範圍第4項所述的裝置，其中該電容器至少部分位於該堆疊的兩或更多連續層中。
    [6] 根據申請專利範圍第5項所述的裝置，其中一含金屬互連層特徵被移除的空間係至少部分位於該堆疊的兩或更多連續層的底部中。
    [7] 根據申請專利範圍前述任一項所述的裝置，其中該互連層更包括有該等一或更多含金屬互連特徵存在於其中的一介電材。
    [8] 根據申請專利範圍前述任一項所述的裝置，其中該電容器設置為一金屬-絕緣體-金屬(MIM)電容器。
    [9] 根據前述任一申請專利範圍所述的裝置，其中該電容器包含一電耦接至該DRAM位元胞元電路的一電容器的底部電極，一介電材與一頂部電極。
    [10] 根據申請專利範圍第9項所述的裝置，其中該介電材包含一高介電係數介電材，其具有一高於二氧化矽的介電常數。
    [11] 根據申請專利範圍前述任一項所述的裝置，其中該DRAM位元胞元電路包含複數DRAM位元胞元，每一胞元具有一存取電晶體與一至少部分占用含金屬互連特徵被移除的空間的電容器。
    [12] 根據申請專利範圍前述任一項所述的裝置，其中至少一含金屬互連特徵包含一金屬著墊、一金屬線、一穿孔，或其結合物。
    [13] 根據申請專利範圍前述任一項所述的裝置，其中該含金屬互連特徵包含銅。
    [14] 根據申請專利範圍前述任一項所述的裝置，其中該裝置為一處理器。
    [15] 根據申請專利範圍前述任一項所述的裝置，其中該裝置為一通訊裝置或一計算機裝置。
    [16] 一種積體電路裝置，包含：一基材，具有一動態隨機存取記憶體(DRAM)位元胞元電路的至少一部分；一互連層堆疊，位於該基材上，其中每一互連層包括一介電材，以及兩或更多互連層包括一或更多含銅互連特徵，其電連接該層至該堆疊的其他層；以及一電容器，至少部分位於該堆疊的一或更多層中，並且佔用一雙鑲嵌溝渠，其中該電容器包含一電耦接至該DRAM位元胞元電路的一電晶體的底部電極、一介電材與一頂部電極。
    [17] 根據申請專利範圍第16項所述的裝置，其中該雙鑲嵌溝渠包括一擴散阻礙層，該電容器的至少部分形成於其上。
    [18] 根據申請專利範圍第16項或第17項所述的裝置，其中該DRAM位元胞元電路包含複數DRAM位元胞元，每一胞元具有一存取電晶體與至少部分占用一鑲嵌溝渠的一電容器。
    [19] 根據申請專利範圍第16項至第18項其中任一項所述的裝置，其中至少一含金屬互連特徵包含一金屬著墊、一金屬線、一穿孔，或其結合物。
    [20] 一種系統，包含：一處理器積體電路，包含：一基材，具有一動態隨機存取記憶體(DRAM)位元胞元電路的至少一部分；一互連層，位於該基材上並且包括一或更多含金屬互連特徵；以及一電容器，至少部分位於該互連層中並且占用一含金屬互連特徵被移除的空間；以及至少一通訊積體電路及/或一顯示器。
    [21] 根據申請專利範圍第20項所述的系統，其中該由含金屬互連特徵被移除的空間包括一擴散阻礙層，該電容器的至少部分形成於其上。
    [22] 根據申請專利範圍第20項或第21項所述的系統，其中該互連層為一堆疊的複數互連層的其中一者，且該堆疊的兩或更多層包括一或更多電性連接該層至該堆疊的其他層的含金屬互連特徵。
    [23] 根據申請專利範圍第22項所述的系統，其中該電容器至少部分位於該堆疊的兩或更多連續層中。
    [24] 根據申請專利範圍第20項至第23項其中任一項所述的系統，其中該電容器包含一電耦接至該DRAM位元胞元電路的一電晶體的底部電極、一介電材與一頂部電極。
    [25] 根據申請專利範圍第20項至第24項其中任一項所述的系統，其中該DRAM位元胞元電路包含複數DRAM位元胞元，每一胞元具有一存取電晶體與至少部分占用含金屬互連特徵被移除的空間的一電容器。
    [26] 一種積體電路裝置，包含：一基材，具有一動態隨機存取記憶體(DRAM)位元胞元電路的至少一部分；一互連層，位於該基材並且包括一或更多含金屬互連特徵，每一含金屬互連特徵藉由一擴散阻礙層與該互連層的介電材分離；一電容器，至少部分位於該互連層中並且包含一底部電極、一介電材與一頂部電極，其中該底部電極至少部分位於該互連層的一擴散阻礙層上。
    [27] 根據申請專利範圍第26項所述的裝置，其中該擴散阻礙層包含鉭。
    [28] 根據申請專利範圍第26項或第27項所述的裝置，其中該互連層為一堆疊的複數互連層的其中一者，且該堆疊的兩或更多層包括一或更多電性連接該層至該堆疊的其他層的含金屬互連特徵，且該電容器至少部分位該堆疊的兩或更多連續層中。
    [29] 根據申請專利範圍第26項至第29項其中任一項所述的裝置，其中該底部電極電耦接至該DRAM位元胞元電路的一電晶體，且該裝置為一處理器或通訊裝置。
    [30] 一種積體電路裝置，包含：一基材，具有一動態隨機存取記憶體(DRAM)位元胞元電路的至少一部分；一互連層，位於該基材上並且包括位於一互連通道中的一或更多含金屬互連特徵；以及一電容器，至少部分位於該金屬互連通道中。
    [31] 根據申請專利範圍第30項所述的裝置，其中該電容器除位於該金屬互連通道中以外，至少部分位於一電容器溝渠中。
    [32] 根據申請專利範圍第30項至第31項其中任一項所述的裝置，其中該電容器包含一底部電極、一介電材與一頂部電極，其中該底部電極至少部分位於該金屬互連通道的一擴散阻礙層上。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    PCT/US2011/055422|WO2013052067A1|2011-10-07|2011-10-07|Formation of dram capacitor among metal interconnect|
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